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Conception conjointe matérielle/logicielle. Matériels libres pour l'embarqué

  • Composante

    ENSEIRB-MATMECA

Code interne

EE9ME357

Description

Cours :

  • SoC. Codesign.
  • Etat de l'art technologique.
  • Blocs IP et composants virtuels.
  • Partitionnement matériel-logiciel.
  • Description de la mise en oeuvre du codesign avec l’outil Quartus Prime d'Intel (anciennement Altera).
  • Description de la mise en oeuvre du codesign avec l’outil Vivado d'AMD (anciennement Xilinx).

TP :

  • Grand TP1 : outil Quartus Prime d’Intel :
    • Mise en oeuvre du codesign sur une carte Terasic DE10-Standard avec Quartus Prime.
    • Construction d'un premier SoPC avec le processeur softcore NIOS II dans le circuit FPGA Intel Cyclone V. Tests logiciels.
    • Construction d'une deuxième SoPC avec en plus une interface VGA. Tests logiciels.
    • Programmation en langage C embarqué.
    • Mise en oeuvre du noyau Temps Réel microC/OS II.
    • Tests des périphériques matériels.
    • Miniprojets (chronomètre, horloge).
  • Grand TP2 : outil Vivado d’AMD :
    • Mise en oeuvre du codesign sur une carte Digilent ZedBoard avec Vivado.
    • Construction d'un SoPC avec le processeur hardcore ARM Cortex-A9 dans le circuit FPGA AMD Zynq. Tests logiciels.
    • Développement en VHDL RTL et intégration d'un périphérique matériel libre (bloc IP compteur 64 bits). Tests logiciels.
    • Programmation en langage C sous Linux embarqué.
    • Mise en oeuvre de l'extension Linux Temps Réel dur Xenomai Cobalt.
    • Tests du périphérique matériel.
    • Mesure des performances Temps Réel et de temps de latence.
  • Grand TP3 : outil Vivado d’AMD :
    • Ce TP fait le lien avec le cours "Flot de conception numérique avancée" EN325 où la synthèse de haut niveau HLS est étudiée.
    • Mise en oeuvre de la synthèse de haut niveau HLS sur une carte Digilent ZedBoard avec Vivado.
    • Création d'un algorithme écrit en langage C.
    • Synthèse HLS de l'algorithme en vue de créer un bloc IP.
    • Construction d'un SoPC avec le processeur hardcore ARM Cortex-A9 dans le circuit FPGA AMD Zynq intégrant le bloc IP obtenu par HLS.
    • Tests logiciels.
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Pré-requis obligatoires

Langage VHDL, circuits FPGA, outil AMD Vivado, outil Intel Quartus Prime, langage C, Linux, commandes Linux, programmation système, Linux embarqué, Temps Réel.

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Bibliographie

Polycopiés

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Modalités de contrôle des connaissances

Évaluation initiale / Session principale - Épreuves

Type d'évaluationNature de l'épreuveDurée (en minutes)Nombre d'épreuvesCoefficient de l'épreuveNote éliminatoire de l'épreuveRemarques
Contrôle Continu IntégralParticipation Active1
Contrôle Continu IntégralCompte-Rendu1